SK海力士副總裁李圭（音譯）近日在學術(shù)會議中披露，集團正在積極推進混合鍵合技術(shù)在HBM上的創(chuàng)新應用，目前相關(guān)研發(fā)已進入實質(zhì)性階段，預計最早將在HBM4E上落地。
據(jù)悉，隨著客戶對HBM帶寬、能效和集成度的要求不斷提升，混合鍵合技術(shù)有望成為滿足這些訴求的關(guān)鍵工藝。除了在HBM產(chǎn)品上應用，這一技術(shù)未來也有望拓展至3D DRAM和NAND Flash等存儲領域。
SK海力士另一位副總裁姜志浩（音譯）表示，目前的研發(fā)模式是先分別制造DRAM單元區(qū)域和外圍電路區(qū)域，再通過混合鍵合技術(shù)將二者結(jié)合，形成3D結(jié)構(gòu)，從而有望突破2D DRAM在電路縮小上的物理瓶頸。NAND閃存也可采用類似架構(gòu)，提升堆疊層數(shù)，實現(xiàn)更高容量與性能。
SK海力士今年還將實現(xiàn)12層堆疊的HBM4量產(chǎn)，并及時向客戶提供HBM4E新品，穩(wěn)固在高帶寬存儲領域的行業(yè)地位。
公司還透露，1c工藝憑借卓越性能與成本優(yōu)勢，已應用于新一代的HBM、LPDDR6、GDDR7等核心存儲產(chǎn)品，為客戶持續(xù)創(chuàng)造差異化價值。業(yè)內(nèi)普遍認為，SK海力士即將量產(chǎn)的HBM4E有望首次采用1c nm制程的32Gb DRAM裸片。
從生產(chǎn)端來看，SK海力士1c nm DRAM工藝良率近期已提升至約80%，較去年下半年有大幅進步。通常DRAM量產(chǎn)良率到達80%~90%后便具備大規(guī)模出貨條件，這也意味著SK海力士的1c nm工藝已進入成熟量產(chǎn)階段。
混合鍵合的工藝流程大致為：讓兩片芯片覆蓋介電材料如二氧化硅，并嵌入銅制接點，隨后對準并貼合，在加熱處理下完成銅接點的連接。這種技術(shù)省去了傳統(tǒng)的微凸塊環(huán)節(jié)，使得可堆疊的層數(shù)與厚度明顯增加，從而優(yōu)化了芯片的結(jié)構(gòu)與散熱，提升數(shù)據(jù)傳輸速度，有助于解決芯片層間翹曲等問題。
行業(yè)分析機構(gòu)TrendForce指出，存儲芯片三巨頭在面對堆疊高度、I/O密度和散熱需求時，已共同確定將在HBM5 20層堆疊時代全面采用混合鍵合工藝。
混合鍵合技術(shù)在閃存行業(yè)同樣受到關(guān)注。以長江存儲為例，其“晶棧（Xtacking）”混合鍵合方案已實現(xiàn)突破，為NAND Flash市場帶來創(chuàng)新競爭力。目前長江存儲已批量出貨第五代3D TLC NAND閃存，該產(chǎn)品擁有294層結(jié)構(gòu)（其中232層為有源區(qū)），是目前量產(chǎn)的3D NAND中堆疊層數(shù)與密度最高的，采用了該公司的自研混合鍵合方案。
今年2月，有韓媒報道，三星與長江存儲簽署專利授權(quán)協(xié)議，獲得了對方的3D NAND混合鍵合相關(guān)專利。該專利核心在于通過將CMOS外圍和NAND陣列分別制造，在封裝階段再利用混合鍵合實現(xiàn)晶圓間的直接連接，不再依賴傳統(tǒng)凸點工藝，使互連間距縮小至10μm及以下。三星計劃將這一技術(shù)應用于V10代NAND新品，預計今年下半年投入批量生產(chǎn)，堆疊層數(shù)有望提升至420-430層。由于行業(yè)專利壁壘，未來包括SK海力士在內(nèi)的廠商，如要實現(xiàn)400層以上的高堆疊NAND產(chǎn)品，預計也需要獲得相關(guān)專利授權(quán)。
綜上，混合鍵合技術(shù)正加速推動HBM和3D NAND等存儲產(chǎn)品的工藝升級與產(chǎn)業(yè)變革，有助于持續(xù)提升存儲芯片領域的國際競爭力。
